Teil 3: Intels neue Core-Mikroarchitektur

Eine zweite Baustelle, derer sich die Entwickler angenommen haben, ist die Speicheranbindung. Im Gegensatz zum Athlon 64, der über einen eigenen Bus und integrierten Controller auf den Hauptspeicher zugreifen kann, müssen Intel-Prozessoren den Weg über den FSB und den Memory Controller Hub (MCH) gehen. Das resultiert in einer etwas höheren Latenzzeit, die sich umso stärker auf die Leistung auswirkt, je öfter auf den Hauptspeicher zugegriffen werden muss. Schon seit Jahren setzen alle Hersteller daher auf schnelle, direkt angebundene Zwischenspeicher, so genannte Caches. Das Problem: Damit die CPU nicht unbezahlbar wird und um den Vorteil eines Caches nicht zunichte zu machen, sind der Größe dieser Zwischenspeicher Grenzen gesetzt. Da nicht alle Daten des Hauptspeichers in die wesentlich kleineren Caches passen, versuchen Prefetcher bereits im Voraus zu ermitteln, welche Daten voraussichtlich als nächstes aus dem Hauptspeicher angefordert werden und laden sie vorsorglich in den L2-und wenn möglich auch in den noch schnelleren L1-Cache. Nach eigenen Angaben hat Intel die Heuristik, mit der die Prefetcher ihre Vermutungen anstellen, verbessert, so dass Hauptspeicherzugriffe aufgrund von Cache-Misses reduziert auftreten sollen, was den Nachteil der relativ entfernten Anbindung bei der Intel-Architektur verringern soll. Wie genau das funktioniert, gibt Intel verständlicherweise nicht Preis. Ein Mechanismus folgt aber offenbar einer Mustererkennung der Speicherzugriffe. Vereinfacht gesagt sieht das so aus: Greift eine Anwendung auf die Zellen eins, drei und fünf nacheinander zu, lädt der Prefetcher vorsorglich schon mal die Inhalte der Zellen sieben, neun und elf in den Cache.